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利用FPGA实现外设通信接口之:利用FPGA实现USB 20通信接口

发布时间:2019-06-16 09:00 来源:未知 编辑:admin

  对于第一种方式,FPGA不需要实现USB通信协议,开发的风险小,而且性能稳定,因此被大部分设计者所采用。而第二种方式需要购买USB的IP核,门槛较高。如果自己开发基于FPGA的USB协议栈,风险高,而且兼容性和稳定性很难保证。

  目前市场上的USB2.0接口芯片厂家和型号比较多,其中CypressSemiconductor公司的EZ-USBFX2(CY7C68013)是世界上第一款集成USB2.0的微处理器,它集成了USB2.0收发器、SIE(串行接口引擎)、增强的8051微控制器和可编程的外围接口。

  FX2这种独创性结构可使数据传输率达到56MByte/s,即USB2.0允许的最大带宽。在FX2中,智能SIE可以硬件处理许多USB1.1和USB2.0协议,从而减少了开发时间、确保了USB的兼容性。

  当FPGA与FX2芯片相连时,只需要利用FX2作为一个USB2.0数据通道来实现与主机的高速通信。FPGA能够提供满足SlaveFIFO要求的传输时序,可以作为SlaveFIFO主控制器。`

  在这种方式下,FX2内嵌的8051固件的功能只是配置SlaveFIFO相关的寄存器以及控制FX2何时工作在SlaveFIFO模式下。一旦8051固件将相关的寄存器配置完毕,且使自身工作在SlaveFIFO模式下后,FPGA就可按照SlaveFIFO的传输时序,高速与主机进行通信,而在通信过程中不需要8051固件的参与。

  SLCS:FIFO的片选信号,外部逻辑控制,当SLCS输出高时,不可进行数据传输。

  SLOE:FIFO输出使能,外部逻辑控制,当SLOE无效时,数据线不输出有效数据。

  SLRD:FIFO读信号,外部逻辑控制,同步读时,FIFO指针在SLRD有效时的每个IFCLK的上升沿递增,异步读时,FIFO读指针在SLRD的每个有效至无效的跳变沿时递增。

  SLWR:FIFO写信号,外部逻辑控制,同步写时,在SLWR有效时的每个IFCLK的上升沿时数据被写入,FIFO指针递增,异步写时,在SLWR的每个有效至无效的跳变沿时数据被写入,FIFO写指针递增。

  PKTEND:包结束信号,外部逻辑控制,在正常情况下,外部逻辑向FX2的FIFO中写数,当写入FIFO端点的字节数等于FX2固件设定的包大小时,数据将自动被打成一包进行传输,但有时外部逻辑可能需要传输一个字节数小于FX2固件设定的包大小的包,这时,它只需在写入一定数目的字节后,声明此信号,此时FX2硬件不管外部逻辑写入了多少字节,都自动将之打成一包进行传输。

  状态3:驱动数据到数据线上,使SLWR有效,持续一个IFCLK周期,进状态4。

  状态4:如需传输更多的数,进状态2,否则进状态IDLE。

  假定FX2设定包大小为512字节,当FPGA向FIFO端点中写入的数据达512字节时,FX2硬件自动将已写入的512字节打成一包准备进行传输。这个动作就和在普通传输中,FX2固件向FIFO端点中写入512字节后,把512这个数写入EPxBC中一样,只不过这个过程是由硬件自动完成的。在这里可以看出“FX2固件不参与数据传输过程”的含义了。外部逻辑只需按上面的时序图所示的时序向FIFO端点中一个一个字节(或字)地写数,写到一定数量,FX2硬件自动将数据打包传输,这一切均不需固件的参与,由此实现高速数据传输。

  状态2:使SLOE有效,如FIFO空,在当前状态等待,否则进状态3,

  状态3:从数据线上读数,使SLRD有效,持续一个IFCLK周期,以递增FIFO读指针,进状态4。

  状态4:如需传输更多的数,进状态2,否则进状态IDLE。

  状态3:驱动数据到数据线上,使SLWR有效,再无效,以使FIFO写指针递增,进状态4。

  状态4:如需传输更多的数,进状态2,否则进状态IDLE。

  状态3:使SLOE有效,使SLRD有效,从数据线上读数,再使SLRD无效,以递增FIFO读指针,再使SLOE无效,进状态4。

  状态4:如需传输更多的数,进状态2,否则进状态IDLE。

  在FX2芯片的固件程序设计中,最关键的就是系统初始化函数TD_Init(void),下面讲解这个函数的部分代码。

  由于USB2.0接口的数据传输速度快,而且使用方便,因此被广泛应用于各种便携设备中。例如,基于USB2.0接口的数据采集终端,可以将各种类型的数据采集到电脑主机中进行处理和结果显示,其典型的结构如图10.15所示。

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