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FPGA与DSP协同处理系统设计之: FPGA与DSP的通信接口设计

发布时间:2019-06-07 07:14 来源:未知 编辑:admin

  。其中总线接口需要协议支持,开发难度较大,串行接口开发简单,但是速率较慢。VPORT等特殊接口一般是在特定的场合下应用,不具备通用性,而且需要修改

  (1)EMIFA上的数据总线)EMIFB上的数据总线)EMIF时钟ECLKOUTx为内部生成,并基于EMIF输入时钟。器件复位时,以下3个时钟之一会被配置为EMIF输入时钟。

  可编程同步存储器接口控制器的同步控制引脚替换了固定的SBSRAM控制引脚。

  如图11.4所示为组成EMIFA和EMIFB接口的信号,表11.2对这些信号进行了描述。端口A的信号都带前缀“A”,端口B的信号都带前缀“B”。为方便起见,所有信号名称都省略了EMIF端口前缀。

  EMIFA接口具备与8、16、32或64位系统接口的功能。EMIFB接口端口仅支持8位和16位系统,如图11.5所示。

  外部器件(主要是存储器)通常与总线]字节侧右对齐。Endianess(字节顺序)决定ED[7:0]位是作为字节0(littleendian(小端))还是字节N(bigendian(大端),其中2N是总线宽度)存取。对不同字节通道的选择,可通过低有效字节使能信号的应用(如表11.2所示)来完成。

  )。Virtex、Virtex-E和Spartan-II器件中的这些4Kbit的模块在Virtex-II、Virtex-IIPro和Spartan-3器件中都增加到18Kbit的模块。

  这些模块都是完全同步、真正的双端存储器。用户可独立地从每个端口读出或向每个端口写入(但同一地址不能同时进行读和写)。另外,每个端口都有一个独立的时钟,并且对每个端口的数据宽度都可以独立进行配置。如图11.6所示为双端RAM模块的框图。

  FIFO中使用的RAMB16组件由于沿着与EMIF相连接的I/O块进行排列,显著改善了时序。当BlockRAM组件的列的大小与使用的I/O的数量相同时,即可构建快速的矩形接口。

  本设计使用常规的FIFO标志输出。要对标志逻辑施加额外控制,无论是针对DSP端还是FPGA端,可使用写计数器和读计数器输出。

  HPI接口是一种数据宽度为16位的并行端口(C64xx系列DSP中,HPI口的数据宽度达到32位)。通过HPI口,主机可以直接对CPU的存储器空间进行操作。

  在C621x、C671x系列DSP中,没有留出专门的EDMA通道来执行HPI口的访问操作,而是直接将HPI口连接到内部的地址产生硬件上,因而提高了对内部存储空间的访问速度。

  HPI口内部加入了两个8级深度的读写缓冲,可以执行地址自增的读写操作,提高读写操作的吞吐量。HPI口为内部CPU提供了标准32位的数据接口,同时为外部主机也提供了一个经济的16位接口,所以对外部主机而言,每次读写必须执行成对的16位操作。

  对于C621x、C671x系列DSP,HPI口内部有3个寄存器,分别是控制寄存器(HPIC)、地址寄存器(HPIA)和数据寄存器(HPID)。这3个寄存器可以直接被主机访问,主机每执行一次对CPU内部存储空间的访问都必须先对控制寄存器和地址寄存器写入相应的值,然后才能对数据寄存器进行读写操作。

  HPI口的外部接口是由数据总线]以及一部分用于描述和控制HPI接口的控制信号组成,这些控制信号的具体类型如表11.4所示。

  数据选通输入,三者配合可用于产生一个HPI内部选通信号HSTROBE,这个信号可以用以下公式来描述:

  对于一个写HPI口的操作,应首先使能HCS,变化HDS1或HDS2,可使HSTROBE信号产生一个下降沿。HPI口在这个下降沿采样控制信号HCNTL[1:0]、HHWIL和HR/W,同时在使能HCS的同时驱动HRDY,以使主机进入等待状态。直到HRDY产生下降沿,表明HPID已清空,可以接收新的数据。此时HSTROBE也将产生一个上升沿,并采样HD[15:0]上的数据并将其送入HPID,以完成第一个半字的写入。

  对于第二个半字的写入,由于32位的HPID已经清空,可以直接写入数据。不会出现未准备好的情况,所以HRDY一直保持为低,与第一个字节的写入相同。该操作也在HSTROBE的下降沿采样控制信号,并在HSTROBE的上升沿采样数据总线]的数据并送HPID,以完成一个32位的写入操作。

  FPGA与HPI的接口连接比较简单,就是将HPI接口相关的信号全部连接到FPGA的管脚。如图11.8和图11.9所示分别是FPGA和TI不同系列的DSP的连接框图。

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